EUV的新挑战 | 半导体行业观察

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随机变化需要新方法、新工具,以及不同公司之间的合作。

极紫外(EUV)光刻技术正在接近生产,但是随机性变化——又称为随机效应正在重新浮出水面,并为这项期待已久的技术带来了更多的挑战。

GlobalFoundries、英特尔、三星和台积电希望将EUV光刻技术加入到7nm和5nm生产中。但就像以前一样,EUV由几部分组件组成,在芯片制造商能够引入之前,它们必须整合在一起。包括光刻机、光源、光刻胶和掩膜。最近,行业已经开始发布关于量子随机效应的警报,这种现象会引起光刻图案随机变化。

有些组件已经准备就绪,而有些则发展缓慢。事实上,EUV团队首次将光刻胶及其相关问题列为EUV的最大挑战,超过了电源。经过多年的推迟,EUV光源功率终于满足了大批量生产(HVM)的要求。

光刻胶是用来制作图案的光敏聚合物,它是造成随机性效应的罪魁祸首之一。根据定义,随机效应描述了具有光量子随机变化的事件。它们是不可预测的,没有稳定的模式。

在EUV的情况下,光子击中光刻胶并引起光化学反应。但是对于EUV光刻胶而言,由于量子非定域效应,每个或多个反应期间可能出现新的不同的反应。因此EUV容易发生涉及随机效应。一般来说,该行业将随机性主要归咎于光刻胶,但EUV的光掩膜和其他部分(EUV光子平均自由程较大)也可能会出现随机变量。

随机效应并不新鲜。事实上,这一现象多年来一直困扰着EUV团队。众所周知,随机效应会导致光刻图案的变化。行业一直在努力解决这个问题,但人们要么低估了问题,要么没能及时解决问题,要么两者兼而有之。

新情况是,行业终于迎来了另一个问题。一颗先进的逻辑芯片集成了十亿个甚至更多的微小通孔。 如果EUV光刻过程中出现问题,芯片可能会遭受由于随机效应引发的失效或缺陷(通孔缺失contact missing)。换言之,一颗芯片可能会因为一个触点通孔的缺陷而失效。

这可能是一厢情愿的想法,但芯片制造商相信他们可以躲避7nm工艺节点潜在的由随机性引发的缺陷。事实上,EUV可能出现在7nm工艺节点。但在5nm甚至是7nm工艺节点的情况下,芯片制造商可能无法避免这些和其他问题,除非行业出现一些新的突破。GlobalFoundries高级研究员兼高级技术研究总监Harry Levinson表示:“公平地讲,我们的行业非常乐观地看待我们向EUV光刻前进的方向。我们正准备将第一代引入到大批量生产中,展望第二代EUV光刻技术,抵抗随机效应绝对是最重要的问题之一。”

无论节点如何,EUV随机效应都为芯片制造商、晶圆厂工具供应商和IC设计团体带来了麻烦。西门子公司DFM项目总监David Abercrombie表示:“从设计的角度来看,随机效应确实是随机的,因为你无法预测变化的位置和数量。因此,没有系统的方法可以说一个特定的布局特征应该在这个区域还是在另一个区域中进行修改。换言之,除了避免的所有敏感特性的出现,将其转化成传统设计规则约束以外,完全没有办法在设计过程中补偿随机效应影响。”

作为回应,该行业正在采取措施解决一些问题。其中包括:

• 供应商正在改进EUV光刻胶。

• Applied Materials和ASML正在开发一种新的电子束测量工具,承诺可以检测出随机性缺陷。此外,创业公司Fractilia已经设计了一种方法来辅助测量。

• 然后,通过这些新的测量数据,芯片制造商请求有竞争力的晶圆厂工具供应商进行合作,并一起对信息进行整合。

为什么是EUV?

芯片制造商需要EUV,因为使用今天的光刻技术来绘制微小特征变得越来越困难。

最初,芯片制造商将把今天的193nm沉浸式光刻和多重曝光扩展到10nm和7nm工艺节点。这些技术是可行的,但是使用它们来实现特定图形变得更加困难。因此,芯片制造商最初希望将EUV用于器件的通孔层。他们将继续在其他部分使用沉浸式光刻和多重曝光。

根据GlobalFoundries的数据,为了处理触点/通孔,在今天的7nm工艺节点中,每层需要2到4个掩膜。但是,EUV每层只需要一个掩膜。

EUV的引入取决于技术的成熟程度。今天,ASML正在出货其首款量产EUV光刻机,NXE:3400B。13.5nm波长,拥有13nm光刻图形分辨率。

EUV光刻机可以曝光出优良的图形,但多年来EUV光源没有产生足够的功率。这影响了系统的整体生产率。现在,ASML正在出货一个246瓦的EUV光源,生产率为125片晶圆/每小时(wph)。这达到了HVM大规模量产的目标水平。

然而,挑战远未结束。今天的193nm光刻机可以在250wph下不间断运行。然而,EUV的正常运行时间徘徊在70%和80%左右。ASML产品营销总监Michael Lercel表示:“我们已经证明我们可以实现生产率指标。今年的重点是确保实现可用性。我们的目标是达到90%以上的可用性。”

此外,EUV掩膜版保护薄膜还没有准备好。“薄膜正在进步。虽然透光率仍然很低,但是我们已经证明了这些薄膜可以在245瓦的条件下使用。在采用一些新材料的离线测试中,我们认为它们甚至可以超过300瓦。”

光子计数

光刻胶是另一个挑战。多年来,行业在248nm和193nm的光刻中使用了化学放大型光刻胶(CAR)。

简而言之,光刻光源产生光子或光粒子。光子撞击光化学放大型光刻胶,产生光酸。然后,化学放大型光刻胶在曝光后的烘烤过程中进行光酸催化反应。

可用于EUV的化学放大型光刻胶经历类似的过程之后会有不同的结果。IMEC先进图案部门主管Gregory McIntyre表示:“在EUV案例中,情况要复杂得多,而且不是很好理解。你要有更高能量的光子,它会产生高能电子,并迅速跃迁为低能量电子。然后这些电子就会与被撞击的物质相互作用。这里有很多的未知因素,比如产生了多少电子,能量是多少,更重要的是,这些电子会产生什么样的化学反应。”

另一种解释是,当系统将光刻胶暴露于EUV光照射下,将一定数量的光子送入了光刻胶。理想情况下,这些光子会均匀分散。但是光刻胶的一点可能会吸收10个光子,而另一个点可能会吸收8个光子。这种不希望的结果被称为量子随机效应(量子涨落)。

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图1:随机性图像。 (来源:Fractilia,GlobalFoundries)

在另一个例子中,假设EUV光在三个连续和单独的事件中击中光刻胶。在第一个事件中,光刻胶吸收10个光子。第二次吸收9个光子,第三次吸收11个光子。这种从一个事件到下一个事件的变化称为光子散射噪声现象。

如果将这些事件绘制在图表曲线上,那么光子的分布有时是不理想的。McIntyre表示:“随着我们走向越来越小的特征尺寸,我们会发现高斯分布开始长出一条尾巴,并且在一边变得不对称。这种尾巴的增长导致极不可能发生事件的可能性增加。”(随机涨落效应的影响大大增加)

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图2:带尾巴的高斯分布。右边的图表基于1B数据点。(来源:GlobalFoundries)

多年前,随机效应和散射噪声并没有出现在雷达屏幕上,但问题开始出现在193nm光刻技术中。在193nm处,芯片制造商在光刻图形边缘附近使用10mJ/cm²的剂量。Fractilia的首席技术官Chris Mack解释说:“如果观察1nm²的面积,那么在整个曝光过程中,平均有97个光子会穿过该区域进入光刻胶。但是如果观察10nm²的面积,平均会有9700个光子。”

因此,根据Mack的说法,当有足够数量的光子来生成一个图案的时候,那么光子散射噪声或随机变异则只有1%。(在大量粒子统计情况下,量子涨落可以微不足道)

然而,EUV光子的每个光子的能量比193nm的光子高14倍。Mack表示:“这意味着,对于相同的剂量,EUV的光子数量要少14倍。因此,在上例中,我们有97个光子暴露在1nm²的区域,而EUV中只有7个光子。相对不确定性是光子数的平方根分之一。对于97个光子,这是+/-10%的不确定性。对于7个光子,不确定性为+/-40%。”

使得问题复杂的是,每个节点的特征尺寸都要更小一些。当你计算光刻过程中光子的数量时会发现,在这一点上的变化呈指数级上升。

这并不新鲜。多年来,Mack和其他人都警告说:“EUV随机效应可能导致图案成像中不希望的边缘粗糙度(LER)。LER被定义为图案边缘与理想形状的偏差。”

LER会影响晶体管的性能。此外,LER不随着特征大小微缩,因此它在每个节点的图案中会占据更大的百分比。

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图3:线边缘粗糙度(LER)。 (来源:Lithoguru,Fractilia)

除了LER之外,业内现在还担心芯片的其他部分,特别是触点通孔。在操作中,EUV光刻机产生对接触孔进行图案化的光子。但有时,这一过程并不完美,导致通孔中存在随机性缺陷。这些缺陷表现为断线或通孔合并,有时称为“通孔丢失和通孔接触”。

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图4:随机性失效和收缩工艺窗口 (来源:Imec)

这些缺陷是灾难性的。Mack表示:“接触孔是一个小点,你要放一些光子。但是如果只有少量光子,接触孔有时会得到100个光子,有时会是80个,有时会是140个,结果就是接触孔大小的变化。”

这些缺陷可能会在7nm工艺节点出现,但它们更可能在5nm及更先进的节点处出现。Mentor的Abercrombie表示:“EUV中的随机效应实际上在CD控制的正常剂量/聚焦窗口上添加了随机变化,以及额外的线边缘粗糙度和光刻剂量变化。对于工程师来说,这意味着更少的工艺窗口,它可以转化为更复杂的DRC设计规则和更少的工艺缩减。”

Abercrombie表示:“这使得以设计为导向的对策非常无效,因为你无法预测在任何特定布局位置或配置中会发生什么情况,因此无法对其进行修改。事实上,由于随机效应可能会对目标平均值产生正负偏差和LER影响,因此,根据情况在一个特定位置进行修改可能造成的伤害跟益处一样多。随机效应将主要成为决定哪些层将使用哪种光刻/多重曝光技术来实现验证流程节点所需的面积和产量要求的重要因素。”

新的解决方案?

解决随机问题的一种方法是使用更高曝光能量的EUV光刻胶。理想情况下,芯片制造商需要20mJ /cm²的曝光能量。对于250瓦的光源,这个剂量将达到125 wph的吞吐量。

20mJ/cm²的光刻胶还没有准备好用于7nm工艺节点。5nm工艺节点更是悬而未决。因此,行业做出了一些妥协。芯片制造商使用曝光能量为30-40mJ/cm²的CAR型抗蚀剂。这些曝光能量提供了良好的分辨率,但速度较慢,并影响EUV的生产率。芯片制造商似乎在30-40mJ/cm²剂量的光刻胶中获得了良好的产量。

根据ASML的统计,使用30mJ/cm²的能量时,250瓦光源的EUV扫描器的吞吐量约为104-105 wph,没有掩膜版保护薄膜。这低于理想的125 wph目标。

那么未来的解决方案是什么呢?英特尔前高级研究员Yan Borodovsky表示:“一种方法是将光源提高到500瓦或1000瓦。这样就可以使用更高的能量并确保产量。但是500瓦(或以上)的光源仍在研发中。

另一种方法是改善EUV光刻胶。Lam Research技术总监Richard Wise表示:“现在,功率的缩减已经接近预期,人们开始投入更多材料。一旦你研究了缺陷或随机缺陷的机制,就会发现它实际上是由光子散射噪声和光刻胶污迹引起的。我可以展示一个图案,但缺陷是灾难性的,无法忍受。”

在EUV中,有两种主要的光刻胶类型——CAR化学放大型和金属氧化物。Wise表示:“CAR有着悠久的历史。这种机制很好理解。金属氧化物是更新的。这两个系统都在取得进展。我认为他们正在以同样的速度取得进展。”

CAR有几种变体。一位候选是一个金属敏化CAR。金属具有较高的光吸收。康奈尔大学材料工程教授Christopher Ober表示:“通过加入合适的金属,你可以在CAR性能方面取得显着的进步。”

其次,JSR、TEL和其他公司正在开发另一种称为光敏CAR(PSCAR)的变体。为此,这种机制会释放一种酸。然后,它会触发光敏剂。Ober表示:“你可以进行整片曝光,这会导致更高性能的成像。”

与此同时,初创公司Irresistible Materials正在开发一种多元触发型化学放大光刻胶。除CAR之外,Inpria正在开发基于纳米氧化锡的金属氧化物EUV光刻胶。Lam公司的Wise表示:“金属氧化物的理论是合理的。你会捕获更多的光子,并且有更高的散射噪声密度。”

尽管如此,关于光刻胶还是有一些挑战和折衷。在SPIE的一篇论文中,TEL和Imec比较了CAR和金属氧化物抗蚀剂在低于36nm的间距下的低曝光剂量。在SPIE的一次演讲中,TEL公司的工艺工程师Sophie Thibaut表示:“在这两种情况下,你都会有光刻,线宽和粗糙度。CAR在中高频区域具有更好的LER和LWR性能。 但含金属的抗蚀剂对于低频区域更好。”

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图5:CAR抗蚀剂vs金属氧化物抗蚀剂 (来源:Imec)

十亿个触点

除了光刻胶,行业还面临着另一个挑战。如何确保一颗集成了10亿个或更多通孔触点的芯片获得良好的产量?

计量学是第一步,这是测量芯片的科学。在晶圆厂中,芯片制造商最初使用CD-SEM。但CD-SEM仅限于每次测量10,000个特征图形,这意味着它可能无法检测到所有因随机效应引起的缺陷。

Applied Materials公司的计量和过程控制主管Ofer Adan表示:“在处理EUV随机效应时,我们需要测量你所看到的许多属性。你想看到阻断层、分割层和正确的CD。你想看到它们被放置在正确的位置。你希望看到它们没有触及触点和通孔。你还希望看到它们没有间距变化。你有EUV随机性。他们与其余的流程步骤互相影响。所以我们需要覆盖EUV和非EUV之间的接口。这包括套刻精度以及EUV层和非EUV层之间的混合图形匹配,所以这是一个巨大的挑战。”

这里还有其他挑战。GlobalFoundries的高级技术人员Benjamin Bunday表示:“如果你用光刻机曝光的产品平均视场尺寸除以我们期望在这些节点上的接触孔的间距,那么你的每个全视场就可以处理大约1万亿个特征图形。我们需要以百万分之一级别的敏感度来进行抽样。我们如何在大海理捞到那根针?因此,从某种意义上讲,我们正在开始关注一个理论,我们可能想要衡量10亿个特征图形,以便对这些图形有很好的抽样和确定性。现在,当然,我相信我们会找到一种方法来减少一些条件,削减几个数量级。我们必须要做到切实可行。但这就是数字所说明的问题。”

为了帮助解决这一问题,Applied Materials和ASML正在为其电子束检测工具增加计量功能。他们将把CD-SEM和套刻精度测量能力混合在一起。

实际上,一个工具可以在短时间内拍摄大视野。那么,根据设备制造商的说法,你可以使用成像技术来启用CD-SEM,在几小时内提供数百万次测量。ASML公司的Lercel表示:“只有测量结果告诉你哪里出了问题,你才能开始解决这些问题。如果你可以测量每一个通孔触点,你就会得到这些数据,来发现高斯分布的拖尾部分。”

CD-SEM和相关工具可能会遇到信号与噪声问题,从而导致所谓CD偏差的问题。为了解决这个问题,Fractilia有一个能够测量LER和通孔失效的软件工具。该工具可以把CD-SEM的误差和光刻特征图形区分开。

对于EUV计量,光学CD(OCD)是另一种可能性。 然后,芯片制造商还必须使用晶圆检测工具(如明视野)来定位缺陷。KLA-Tencor公司全球客户参与高级总监Neeraj Khanna表示:“对于EUV来说,缺陷更加随机,这是一个巨大的挑战。”

一旦芯片制造商深入了解了计量/检验数据,他们就可以调整晶圆厂工具上的可调工艺参数来处理EUV随机性。然而,这并不那么简单。Khanna表示:“所有这一切都需要更多的过程控制,其中很多都要回到基本的产量控制上。如果你只在一个过程中控制它,比如光刻,那将是非常困难的。今天,我们有光刻、蚀刻、CMP和一个非常闭环的反馈通道。”

与任何工艺一样,芯片制造商必须使工具在晶圆厂中协同工作。但由于EUV随机效应,芯片制造商可能会遇到新的复杂数据的爆炸式增长。ASML有一个解决方案。ASML的Lercel表示:“这是我们添加的整体光刻技术的关键部分。这可以确保我们拥有计量方法,确保我们与蚀刻公司有良好的合作关系,并确保我们是否能够获得足够的计量数据来执行正确的工艺闭环控制。这就是我们认为需要共同努力才能取得成功的原因。如果你可以一起优化所有这些部件,你就能最终达到你所需要的边缘放置误差容限EPE。”

晶圆厂有很多不同的工具,但可能还不够。因此,芯片制造商要求他们的计量和其他工具供应商一起工作,并帮助整理数据。据一家芯片制造商称:“目前还不清楚将如何工作,因为没有开放的框架可以做到这一点。”

不过,行业必须合作。否则,随着更多的随机效应需要处理,EUV的引入可能会变得更困难。

原文链接:semiengineering.com/euv

*本文由张羿翻译,杨晓松协助修订,特此感谢!